vhdl - “别名”附近：语法错误 VHDL 编译

Question

我正在尝试编译一个使用别名的测试台。这个测试台是用 VHDL2008 编译的，但是

alias reg_test is << signal dut.i_dut_int.extra_signal : std_logic >>;

返回：

* 错误：“别名”附近：语法错误

我把这条线放在哪里。

问题是什么？