vhdl - Lattice Diamond 项目中的多个 VHDL 文件

Question

我有一个 FPGA 项目，其中包含多个 VHDL 文件（全部编译没有错误），用 Lattice 的 Diamond 软件编写。问题是当我去分配引脚时，我看到的只是一个 VHDL 文件的输入和输出。如果我删除该文件，我会看到另一个，网表分析器具有相同的行为。

是否可以在同一个项目中有多个 VHDL 文件，还是必须将所有内容都写在一个 VHDL 文件中？

Answer 1

硬件描述语言描述了设计层次。每个设计单元、组件或模块都存储在单独的 HDL 文件中。在您的情况下，在不同的 VHDL 文件中。最顶层的 VHDL 设计单元（实体）称为层次结构的顶层。只有该文件的端口可以分配给设备引脚。从属设计单元的所有其他端口必须由实例化中的端口映射分配。

这不是您的工具的错误或错误。您应该再次了解构建设计层次结构以及如何实例化实体或组件。