verilog - 测试台：如何在 1 位数据输入上加载已知的位序列

Question

- 在我的 Verilog 测试台中，我想将已知的位序列连续加载到 da+ 输入端口（大小 1 位），并根据时钟 DCO+ 的 posedge 或 negedge 边缘进行更改。-这是我想在 DA+ 上加载的序列：1010 0000 0111 1111 -请查看随附的屏幕截图以获得更多说明1

你有什么想法在 Verilog 测试平台中实现它吗？

请注意，我使用 ISE14.7 和 Isim 作为模拟器，谢谢。

此致

da+ 和 DCO+ 之间的关系

Answer 1

由于负载值是恒定的，您可以将其存储在一个数组中，并在 DCO 的每个 posedge 或 negedge 将其加载到 DA。您还需要生成时钟 DCO，然后实例化设计。

reg DCO;
reg DA;
reg [15:0] DA_array = 16'hA07F;
integer i;

initial begin
   for(i=0;i<16;i=i+1)
     @(DCO) DA <= DA_array[i];
end