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我在我的 VHDL 测试台中使用聚合时遇到了一些麻烦（简写如下所示）。

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all    

entity TB is 
end entity;

architecture RTL of TB is
    -- constant(s)
    constant  CLK_PERIOD    : time                         := 10 ns; -- 100 MHz
    -- signal(s)
    signal    CLK           : std_logic                    := '0';
    signal    nRST          : std_logic                    := '1';
    signal    CONFIG_REG    : std_logic_vector(7 downto 0) := (others => '0');
begin
    -- clock driver
    CLK  <= NOT CLK after (CLK_PERIOD / 2.0);

    -- main process
    process
    begin
        -- reset driver...
        nRST  <= 
            '1', 
            '0' after (CLK_PERIOD * 1);

        -- set initial configuration...
        CONFIG_REG <= (
            6           =>  '1',     
            3 downto 2  => "01", 
            7 | 0       =>  '1', 
            others      =>  '0'
        );

        -- do test-bench stuff...

        -- update configuration...
        CONFIG_REG <= (
            6           =>  '0',     
            3 downto 2  => "10", 
            7 | 0       =>  '1', 
            others      =>  '0'
        );

        -- do more test-bench stuff...
    end process;
end architecture;

我真的想“命名”配置寄存器的各个部分，以便它实际上读起来很好。

所以我想说：

Bit[6]   = ENABLE
Bit[3:2] = MODE
Bit[7|0] = READY_DONE

我知道我可以为 6 使用常量：

constant  ENABLE : integer := 6;

然后我的代码如下所示：

CONFIG_REG <= (
    ENABLE      =>  '1',     
    3 downto 2  => "01", 
    7 | 0       =>  '1',
    others      =>  '0'
);

但是我很难尝试获取范围3 downto 2和7|0命名，以便代码看起来像：

CONFIG_REG <= (
    ENABLE      =>  '1',     
    MODE        => "01", 
    READY_DONE  =>  '1',
    others      =>  '0'
);

我认为我可以使用别名来完成此操作，并且我一直在查看VHDL 黄金参考指南（第 15 页），就理解别名和范围而言，它非常有帮助，但我仍然无法弄清楚如何命名范围本身或值的“或”（|）。

目前我有以下'hack'，我不太喜欢......

constant ENABLE :  integer := 6;
alias    MODE   is CONFIG_REG(3 downto 2);
-- what to do about the OR though???

CONFIG_REG <= (
    ENABLE      =>  '1',     
    MODE'RANGE  => "01", 
    7 | 0       =>  '1',
    others      =>  '0'
);

我真的想让我的测试台可读，这样当我在 6 个月内查看它时。从现在开始，我将知道它在做什么，而不必去弄清楚“现在又是什么 bit[6] ？？？” 或者如果我必须将我的代码交给其他开发人员，他们可以很容易地了解我想要完成的工作。

任何帮助/建议将不胜感激如何做到这一点。

谢谢阅读。

编辑：修复7 | 0有效：

无效的：

7 | 0       =>  "10",

有效的：

7 | 0       =>  '1',
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2 回答 2

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请注意，您的代码无效：聚合符号7 | 0代表索引组，而不是向量。它应该是关联std_logic值，而不是std_logic_vector. 此外，在 2008 年之前的 VHDL 版本中，聚合符号3 downto 2也应该是关联std_logic值：

-- set initial configuration...
CONFIG_REG <= (
    6           => '1',     
    3 downto 2  => '1', 
    7 | 0       => '0', 
    others      => '0'
);

在 VHDL 2008 中，现在支持离散范围的选择与聚合类型的表达式之间的关联。所以，3 downto 2 => "01"在 VHDL 2008 中是可以的。但是由于许多合成器仍然不完全支持 VHDL 2008，你可能应该小心，除非这个代码不应该被合成，当然。

无论如何，使用记录而不是向量可能是您解决问题的一种选择。如果您还需要数据的矢量版本，您可以非常轻松地编写矢量和记录类型之间的转换函数。例子：

package foo is
  type config_type is record
    ready:    std_ulogic;
    enable:   std_ulogic;
    foobar:   std_ulogic_vector(1 downto 0);
    mode:     std_ulogic_vector(1 downto 0);
    reserved: std_ulogic;
    done:     std_ulogic;
  end record;

  function rec2vec(v: config_type) return std_ulogic_vector;
  function vec2rec(v: std_ulogic_vector) return config_type;
end package foo;

package body foo is
  function rec2vec(v: config_type) return std_ulogic_vector is
  begin
    return v.ready & v.enable & v.foobar & v.mode & v.reserved & v.done;
  end function rec2vec;

  function vec2rec(v: std_ulogic_vector) return config_type is
    constant vv: std_ulogic_vector(7 downto 0) := v;
  begin
    return (ready => vv(7), enable => vv(6), foobar => vv(5 downto 4),
            mode => vv(3 downto 2), reserved => vv(1), done => vv(0));
  end function vec2rec;
end package body foo;

然后，您可以使用聚合符号来分配记录：

signal config_reg: config_type;
...
config_reg <= (
  ready  => '1',
  enable => '1',
  foobar => "--",
  mode   => "01",
  others => '0'
);

并从向量转换为：

signal config_reg_v: std_ulogic_vector(7 downto 0);
...
config_reg_v <= rec2vec(config_reg);
...
config_reg <= vec2rec(config_reg_v);
...
config_reg <= vec2rec(X"ff");

注意：我使用std_ulogicandstd_ulogic_vector而不是已解决的 std_logicand std_logic_vector。这是有充分理由的，但这是另一个问题。

于 2017-08-03T09:01:20.150 回答
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我更喜欢在我的包中定义全宽常量：

subtype ConfigRegType is std_logic_vector(7 downto 0) ; 
constant CFG_ENABLE : ConfigRegType := B"0_1_000000" ; 
constant CFG_MODE0  : ConfigRegType := B"0000_00_00" ; 
constant CFG_MODE1  : ConfigRegType := B"0000_00_00" ; 
constant CFG_MODE2  : ConfigRegType := B"0000_10_00" ; 
constant CFG_MODE3  : ConfigRegType := B"0000_11_00" ; 
constant CFG_READY  : ConfigRegType := B"1_0000000" ;
constant CFG_DONE   : ConfigRegType := B"0000000_1" ;
. . .

现在，当您准备写入它时，只需“或”您想要的值集：

CONFIG_REG <= CFG_ENABLE or CFG_MODE1 or CFG_READY or CFG_DONE ;

但是，我尝试过其他方式，就像您注意到的那样，它们似乎需要了解实现的细节。

于 2017-08-02T23:39:27.387 回答