我只是在寻求建议。我目前有一个集成在 VHDL 中的自定义 IP，它有一个 AXI4 从输入和一个 AXI4 主输出，目前信号直接连接在一起。
我想为 AXI 信号添加可自定义的延迟，这样它们就可以通过 IP 延迟特定的时间，而不是相互连接。
我的问题是；我可以仅通过使用AxVALIDand AxREADY（可能还有RVALID/RREADY和WVALID/ WREADY）信号来延迟通过 IP 读取和写入事务吗？
例如，如果我想要 20 个时钟周期的延迟，我可以等待外部主机断言VALID，然后等待 20 个时钟，然后再让 IP 从机断言READY？这是正确的逻辑吗？
提前感谢您的任何建议。