verilog - verilog flop RTL 仿真

Question

假设我们有一个 D 触发器。在 RTL 模拟中（这里没有 t_hold 和 t_setup），如果它的数据输入和 clk 同时变化，那么输出应该是什么？clk 上升之前的值还是之后的值？

更难的是，如果 data_in 和时钟连接到同一根线。触发器的输出应该是什么？一直为零？还是一直一个？

我在 ModelSim 中尝试了最后一种情况，我得到输出一直是 1，而我希望它是 0。我希望 RTL​​ 仿真中的触发器应该模拟时钟沿之前的值。

Answer 1

当您使用模拟时，您将看到结果取决于此案例在模拟器中的解释方式。

正如您在模拟t_setup = 0中所写，这意味着您不需要在时钟信号上升（或下降）沿之前的某个时间将信号保持在该级别（触发器应该捕获的内容），但可以准确地应用与时钟的上升（或下降）沿同时进行。

因为你'1'在触发器的输出上看到了所有的模拟时间