for-loop - 简单 Verilog for 循环中的错误

Question

我正在熟悉 Verilog 做一些小练习，现在我正在尝试实现一个线性反馈移位寄存器。

我正在尝试使用 for 循环对始终块内的触发器链进行建模，但 iverilog 不断给我错误寄存器“i”，在 lfsr 中未知，其中“i”是迭代变量，lfsr 是我的模块。

always @(posedge clk or negedge res_n) begin
    if(res_n == 0) begin
        // ... implement reset
    end

    else begin
        flops[0] <= input_wire;
        for (i = 0; i <= width-2; i = i+1) begin
            flops[i+1] <= flops[i];
        end
    end

end

有人可以帮帮我吗？

谢谢。

Answer 1

正如另一个答案所述，您需要在 for 循环中声明循环变量。但是，这不需要在always块之外。相反，如果（且仅当）您标记一个begin...end块，您可以在其中声明循环变量。这个声明必须首先在块内。这具有更好封装的优点：

always @(posedge clk or negedge res_n) begin
    if(res_n == 0) begin
        // ... implement reset
    end

    else begin : SOME_NAME
//                   ^
//                   |
//             this is a label

        integer i;     // declaring i here results in better encapsulation
                       // the declaration HAS to be before "imperative" (ie executable) code

        flops[0] <= input_wire;
        for (i = 0; i <= width-2; i = i+1) begin
            flops[i+1] <= flops[i];
        end
    end

end

Answer 2

你应该先声明变量 i ，否则 i 将被视为一个没有说明的寄存器。这将使编译器返回unknown register错误。

for将 i 声明为代码块外的整数，如下所示：

integer i;