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我正在尝试使用 FPGA 控制 4 个电机。（Verilog HDL）我使用always块和自定义模块编写了一个代码（它控制一个伺服电机，它的输入值-L_CTRL和R_CTRL确定伺服电机是向左还是向右旋转一步）

这是自定义模块代码：

module Servo(CLK, RESETN, L_CTRL, R_CTRL, SERVO);

input CLK;
input RESETN, L_CTRL, R_CTRL;
output SERVO;
integer REG, CNT;
reg L, R;
reg SERVO;

always @(posedge RESETN or posedge CLK)
begin
    if (RESETN) CNT = 0;
    else
    if (CNT >= 199) CNT = 0;
    else CNT = CNT + 1;
end

always @(posedge RESETN or posedge CLK)
begin
    if (RESETN)
        REG = 15;
    else
    begin
    L <= L_CTRL; R <= R_CTRL;
    if (L == 0 & L_CTRL & REG > 7)
        REG = REG - 1;
    else if (R == 0 & R_CTRL & REG < 23)
        REG = REG + 1;
    end
end

always @(CNT or REG)
begin
if (CNT < REG)
    SERVO = 1;
else
    SERVO = 0;
end
endmodule

我编写了控制 4 个电机的代码：

module Servo_Motor(direction,CLK,RESETN,SERVO);
    input [1:0]direction;
    input CLK, RESETN;

    reg L_CTRL, R_CTRL;
    reg [3:0] SERVO;
    output [3:0] SERVO;
    //servo0, servo1->x_axis
    //servo2, servo3->y_axis

    always @(posedge RESETN or posedge CLK)
    begin
        if(direction==2'b01)//east
        begin
            L_CTRL<=0; R_CTRL<=1;
            Servo S0(CLK, RESETN, L_CTRL, R_CTRL, SERVO[0], enable_0);
            Servo S1(CLK, RESETN, L_CTRL, R_CTRL, SERVO[1], enable_1);
            SERVO[2]<=0;
            SERVO[3]<=0;            
        end

        else if(direction==2'b11)//SOUTH
        begin
            L_CTRL<=1; R_CTRL<=0;
            Servo S2(CLK, RESETN, L_CTRL, R_CTRL, SERVO[2], enable_2);
            Servo S3(CLK, RESETN, L_CTRL, R_CTRL, SERVO[3], enable_3);
            SERVO[0]<=0;
            SERVO[1]<=0;
        end

        else if(direction==2'b10)//WEST
        begin
            L_CTRL<=1; R_CTRL<=0;
            Servo S0(CLK, RESETN, L_CTRL, R_CTRL, SERVO[0], enable_0);
            Servo S1(CLK, RESETN, L_CTRL, R_CTRL, SERVO[1], enable_1);
            SERVO[2]<=0;
            SERVO[3]<=0;    
        end

        else if(direction==2'b00)//NORTH
        begin
            L_CTRL<=0; R_CTRL<=1;
            Servo S2(CLK, RESETN, L_CTRL, R_CTRL, SERVO[2], enable_2);
            Servo S3(CLK, RESETN, L_CTRL, R_CTRL, SERVO[3], enable_3);
            SERVO[0]<=0;
            SERVO[1]<=0;
        end
    end 
endmodule

我猜在侧面调用模块总是阻塞会导致错误。是否有任何替代算法/方法来解决这个问题？

谢谢。

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1 回答 1

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虽然我不能 100% 确定您想要从Servo_Motor模块中得到什么输出，但对于 Verilog 如何合成到 FPGA 配置中似乎存在很多误解。首先，正如您所认识到的，您不能以块的形式实例化模块always；有关模块的说明以及应如何使用它们，请参见此答案：

如何在verilog的if语句中实例化模块？

基本上，模块是设计中执行特定任务的结构，它们不像函数那样被称为。就 FPGA 而言，它们是对硬件块的描述以及它必须如何运行、它具有哪些寄存器等。在您当前的代码中，您试图调用它们来执行任务，然后“返回”结果，当您需要实例化它们（因此它们独立于 存在direction）并且使用它们的输出或不依赖于direction.

其他一些指针：

1)Servo模块没有启用线，因此当您更改模块的实例化位置时应将其删除。

2)<=对寄存器（即时钟always块）使用非阻塞分配=（Servo注意，REG需要CNT切换到NBA。

3）对于最后一个块（和任何其他组合always块），使用always @(*)而不是always @(CNT or REG)，最好有隐式敏感列表而不是显式以避免锁存

4)RESETN建议一个断言的低复位，而您实现一个断言的高复位。要么使网络命名RESET或它们使用的网络negedge，要么if (~RESETN)

5）integer类型被指定仅用于模拟，reg [31:0]而是制作这些（或者你真正需要的许多位）。

希望这有助于澄清一些观点，RTL 中的思考与编程非常不同。

于 2016-12-12T02:10:49.530 回答