我在互联网上看到了一些关于 verilog 上 mux 4:1 的示例。我已经尝试过做某事,但输出不是那么快。这是来源:
module mux41 (a, b, c, d,select,z);
input a,b,c,d;
input [1:0]select;
output reg z;
always@(select )
begin
case (select)
2'b00: assign z=a;
2'b01: assign z=b;
2'b10: assign z=c;
2'b11: assign z=d;
endcase
end
endmodule
这是测试台:
module mux41_tb;
reg at,bt,ct,dt;
reg [1:0] selectt;
wire zt;
mux41 test(.a(at),.b(bt),.c(ct),.d(dt),.select(selectt),
.z(zt));
initial
begin
$monitor ("a=%d",at,"b=%b",bt,"c=%b",ct,
"d=%b","select=%b",selectt,"z=%z",zt);
selectt =2'b00;
#5
selectt =2'b01;
#5
selectt =2'b10;
#5
selectt =2'b11;
#5;
end
endmodule
但输出如下:
我的问题是我应该在两个代码(源代码和测试平台)中找到什么机会。
真诚的,宁。