verilog - 可以在 VHDL 中完成动态可插拔模块吗？

Question

在c（嵌入式）中，可以通过定义函数指针表和模块可以加载到的地址范围来实现插件。

这需要链接器指令来分配空间并定义函数表的位置。

HDL / VHDL或Verilog中是否有类似的机制。

我想我在想的是在 FPGA 中定义一个门块以用于我的扩展功能，定义它将连接到的端口，然后能够将逻辑加载到该块中以执行特定操作。

这必须在运行时进行，因为 FPGA 是交付插件的通信系统的一部分。

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如果您使用的是 Xilinx FPGA，他们的一些芯片可以支持这一点。

--杰夫克++

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您正在寻找的功能与 VHDL 的领域是正交的。VHDL 允许模块（实体，由架构实现），所以理论上，是的，这可以工作。但在实践中，这实际上取决于您正在运行的系统。

你期望从中获得什么？节省重新配置时间？

如果您有一个足够复杂的电路板并运行了一些软件，您可以轻松地从某个通信渠道下载 FPGA 的全新配置。通过使用部分重配置，您还可以在 Xilinx 上获得小的性能优势。

或者，也许您可以创建一个可配置的 VHDL 模块，软件将在运行时配置该模块以根据需要运行。

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