system-verilog - systemVerilog 中的高斯噪声

Question

我正在用verilog写一个高斯噪声发生器，

当输出是逻辑向量（16位）时，代码工作正常

但我需要这段代码与另一个使用真实输入的块进行通信

我试过 $bitstoreal 函数，但它不起作用，输出总是 O

我所做的是在模块输入/输出声明中用输出真实 data_out1 替换输出 [16, 0] data_out1，并添加“assign data_out1 = $bitstoreal(data_out);” data_out 是来自其他模块的位向量

任何帮助

Answer 1

data_out 应为 [15,0] 为 16 位