verilog - 如何为从模块编写测试平台，在其中从主模块分配输入值？

Question

我编写了两个 Verilog 模块，称为 master.v 和 slave.v，其中 master.v 模块提供输出值，从模块将使用这些主模块的输出值。您能否告诉我如何编写测试台以将 Slave 的输入分配为 master 的输出值？

Answer 1

以 Testbench.v 中的 Master.v 和 Slave.v 实例为例，连接各自的线（信号），然后将必要的输入（如复位和时钟）驱动到主实例和从实例（如果有）。见下图基本图。