verilog - 混淆了锁存器和触发器

Question

如果使用基于锁存器和门时钟门控技术，那么下面原理图的锁存器行为将是什么。任何人都可以说出相同的预期行为吗？

由于锁存器没有时钟，但这里的示意图显示了它自己说的方法，以提供反向时钟来锁存。现在如果锁存器有时钟，那么它就不再是锁存器了！它变成了触发器。

尝试在数字逻辑中详细说明字锁存器和实际锁存器。

Answer 1

时钟门控只是设计中时序元素的时钟控制机制，因为您的问题直接针对代码！直接给好像没啥用，这里可以看到时钟门控的概念，更可能对省电有用。

见下图，

由于时钟流在控制信号上停止，时钟频率变为0 Hz，这将导致我们省电。

静态功耗：

P_static = I_static x Vdd

动态功耗：

P_dynamic = C_load x (Vdd)^2 x 时钟频率

如果没有频率，那么理想情况下 P_dynamic 应该为零。

对于 RTL，请参考上面的原理图并进行相应的设计。但是这里锁存器的行为就像 flop，因为它只是EN在 的 negedge 上锁存，所以CLK这个锁存器的预期行为是 flop。

对于数字系统，锁存器和触发器具有不同的含义。