您好我正在尝试使用 Qsys 创建一个 PLL。PLL 旨在与 am FPGA 上的串行接口一起使用。当我启动 Modsim 进行模拟时。我没有从 PLL 得到输出。进一步调查后，我尝试在 modsim 中仅加载 PLL，但出现以下错误。
** 错误：(vsim-3039) C:/altera/13.0sp1/____PROJECT____/ TSSD /PLL/PLL1/synthesis/PLL1.vhd(49): 'PLL1_altpll_0' 的实例化失败。
区域：/pll1 错误加载设计
在 PLL1 实体中看到的 4 个模块中，如下所示：
Modsim 只会除了底部的两个。“pll1_altpll_0”和“pll1_altpll_0_altpll_4242”模块显示
加载 PLL1.PLL1_altpll_0_dffpipe_l2c 加载 PLL1.PLL1_altpll_0_altpll_4242 ** 错误：(vsim-3033) C:/altera/13.0sp1/____PROJECT____/ TSSD /PLL/PLL1/synthesis/submodules/PLL1_altpll_0.v(192): 'cycloneiii_pll' 的实例化失败. 未找到设计单位。
在 modsim 中打开时。
有没有人遇到过类似的问题或知道我在使用 Modsim 或 Qsys 时哪里出错了？
非常感谢 D