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所以，我设计了一个 2 位全加器，由全加器和半加器组成。我刚开始使用 Vivado 的 I/O 规划工具进行端口引脚分配，但遇到了问题。我的一个输入，第一位的初始进位输入，我想设置为接地，因为它应该始终为 0。我知道我可以在我的 VHDL 代码中将其强制为 0，但有人告诉我这不是正确的方法去做吧。我试图将该端口设置为 i/o 规划器中的一个接地引脚，但 Vivado 只是告诉我我不能将终端放置在空引脚位置。有人知道怎么做吗？

作为一个临时解决方案，我刚刚将进位端口分配给一个按钮输入，我将保持未按下状态，因此它始终为 0。当它被编程到板上时，一切都按应有的方式工作。

*使用 Vivado 2015.2 并在 ZYBO 开发板上工作。

这是顶级 2 位全加器代码：

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity full_adder_2bit is
     port(
         a : in STD_LOGIC_VECTOR (1 downto 0);
         b : in STD_LOGIC_VECTOR (1 downto 0);
         carry_in : in STD_LOGIC;
         sum : out STD_LOGIC_VECTOR (1 downto 0);
         carry_out : out STD_LOGIC
         );
end full_adder_2bit;

architecture structural of full_adder_2bit is

component full_adder is
     port(
         a : in STD_LOGIC;
         b : in STD_LOGIC;
         carry_in : in STD_LOGIC;
         sum : out STD_LOGIC;
         carry_out : out STD_LOGIC
         );
end component;

signal cin_fa1 : std_logic;

begin

    fa0: full_adder port map (a => a(0), b => b(0), carry_in => carry_in, sum => sum(0), carry_out => cin_fa1); 

    fa1: full_adder port map (a => a(1), b => b(1), carry_in => cin_fa1, sum => sum(1), carry_out => carry_out);

end structural;

这就是我从 I/O 规划器中得到的约束。一切正常，我只想将 carry_in 设置为接地而不是未使用的按钮。

set_property IOSTANDARD LVCMOS33 [get_ports {a[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {a[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {b[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {b[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {sum[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {sum[0]}]
set_property PACKAGE_PIN T16 [get_ports {a[1]}]
set_property PACKAGE_PIN P15 [get_ports {a[0]}]
set_property PACKAGE_PIN W13 [get_ports {b[1]}]
set_property PACKAGE_PIN G15 [get_ports {b[0]}]
set_property PACKAGE_PIN M15 [get_ports {sum[1]}]
set_property PACKAGE_PIN M14 [get_ports {sum[0]}]
set_property PACKAGE_PIN D18 [get_ports carry_out]
set_property IOSTANDARD LVCMOS33 [get_ports carry_out]
set_property PACKAGE_PIN Y16 [get_ports carry_in]
set_property IOSTANDARD LVCMOS33 [get_ports carry_in]
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您可以将其分配给未使用的未连接引脚，并在其上激活内部下拉。

但是，最好将其绑定到'0'您的 VHDL 文件中。评论“这不是正确的做法”有点值得商榷。一个完整的加法器实体应该真的有进位输入。但是，FPGA 顶层实际上应该只有它需要的引脚。

更好的方法是创建一个文件（比如说，toplevel.vhd），它实例化一个将进位绑定到'0'. 这样，full_adder_2bit 保持它有用的进位位，并且您的顶层摆脱了不必要的引脚。

于 2015-09-01T00:15:07.127 回答