code-coverage - 使用增量值在 System Verilog 中定义 Coverage Bin

Question

我正在尝试使用 systemverilog 为大覆盖区域定义覆盖范围。例如，我想定义一个从开始，在24'h000000结束24'h001ff0，并以为增量的覆盖区24'h000008。到目前为止，我已经尝试过了；但是，它不会编译。

bins scratchpad = {24'h000000:24'h000008:24'h001ff0};

这给出了一个语法错误：syntax error: token is ':'.

有没有办法避免必须明确写出所有覆盖点？我知道我可以用定义一个 bin {24'h000000:24'h001ff0}，但这包含我不希望包含的点。

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您可以添加一个with子句

bins scratchpad[] = {[24'h000000:24'h001ff0]} with (item % 8 == 0);

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