我指的是 fpga-zynq/common/ 中的 rocketchip_wrapper.v 以对其进行某些修改并为新的 fpga 定制它。在第 136 行，正在连接一个模块系统（系统 system_i (....)）。这个系统模块在哪里定义？
此外，AXI 模块是从某个地方（ip 核心）导入的，还是完全在设计本身中定义的？
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在 Xilinx Vivado 中，IP 内核（在您的情况下为 zynq 处理系统）的实例由 XCI 文件表示。XCI 文件是一个 IP-XACT 组件实例 XML 文件，其中记录了用于创建 IP（UG895 Vivado 系统级设计条目）的项目选项、定制参数和端口参数的值。
于 2015-07-06T13:37:26.697 回答
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系统模块在 Vivado 项目中定义。这是如何在verilog 中将其余IP 块暴露给用户的verilog，并且块设计由tcl 脚本（例如zedboard/src/tcl/zedboard_bd.tcl）实例化。AXI 模块只是项目块设计中的另一个块。
对于使用带有火箭芯片的非 Zynq 板，我会查看火箭芯片顶层的凿子代码（RocketChip.scala）并查看 MemIO 和 HostIO 接口。Rocketchip_wrapper.v 中的 verilog 只是一个薄层，用于将这些接口转换为 Zynq 上的接口。
于 2015-07-06T22:36:53.797 回答