vhdl - VHDL 测试平台过模拟

Question

为什么要在 VHDL 中创建测试平台/测试平台？坐下来操纵模拟器中的信号以确保 VHDL 代码的行为正确，难道不是同样好吗？

Answer 1

创建一个测试台。

1. 您可以随时重新运行它并随着设计的增长对其进行扩展。
2. 您可以进行自我检查 - 将输出与预期值进行比较，在出现任何问题时进行断言，并报告任何错误的摘要。
3. 如果设计太大而无法测试每个输入值，您可以使用完整的编程语言生成综合测试或随机测试
4. 您可以读取 Matlab 生成的文件或其他任何文件，并编写结果文件以在 Matlab 中处理和显示以证明其准确性
5. 除非自检报告错误，否则您无需仔细查看波形，然后显示所有信号以供进一步调试。
6. 您可以使您的测试半自动化甚至全自动。
7. 即使您不执行这些操作，一个仅驱动输入并且您必须检查波形的最小测试台也可以作为以后更好的基础。
8. （感谢 Morten）您可以快速修改现有测试用例以在仿真中重新创建报告的错误，这使您可以全面了解信号并更快地进行修复。
9. VHDL 测试平台通常是可移植的，（我知道的一个例外是读/写二进制文件，但文本文件是可以的），所以你不会被困在使用一个特定的工具链。

Answer 2

我完全和你在一起。当我测试我的设计时，我肯定只是强制发出信号。测试台仅对两件事真正有用。

1. 沟通
2. 大型测试

解释：

1. 您打算如何向其他人展示您的硬件可以工作？你打算坐在那里操纵每个输入然后运行吗？编写自动化测试台或强制文件更有效且耗时更少（在查看器端）。

2. 如果你想测试一百个不同的随机输入怎么办？或者从文件中读取输入？测试台测试台测试台。