verilog - 红色输出在 4 位 ALU 上运行测试平台

Question

所以我试图在verilog中创建一个4位ALU，它可以进行乘法、加法、bcd加法和连接。到目前为止，这是我的代码：

module alu4bit(A,B,S,Y);

input [3:0] A, B;
input [1:0] S;
output [7:0] Y;
reg [7:0] Y;
wire [7:0] A0, A1, A2, A3;


multiplier4bit mod3(A,B,A3);


always @ (A,B,S)
begin
    case (S)
//      2'b00: 
//      2'b01: 
//      2'b10: 
        2'b11: Y = A3;


    endcase
end
endmodule

当尝试为我的乘数和 A=5、B=5 运行测试台设置 S=3 时，我得到带有 XXXXX 的红线作为输出。我认为这与我如何设置子模块的输出有关。A0-3应该是电线吗？希望我有一条错误消息可以通过，但我在这一点上有点卡住了。

Answer 1

如果您希望您的多路复用器对A3信号敏感，则需要将其添加到敏感度列表中：

always @ (A,B,S,A3)

考虑将其简化为：

always @*

请参阅IEEE Std 1800-2012的“9.4.2.2 隐式事件表达式列表”部分。