vhdl - 这段代码会产生多少个触发器？

Question

所以我要考试了，我正在解决tutes。其中一个问题非常基本，但我认为我没有确切的逻辑。它只是给了我一小部分代码，并询问这会产生多少触发器。你能帮我理解我怎么能找到这个吗？谢谢！

Architecture rtl of ex is
    signal a,b,q, int: bit_vector(3 downto 0);
begin
    process(clk)
    begin
        If  clk = '1' and clk'event then 
            int <= int +1;     
            q <=int;
            a <= b xor q;
        end if;
    end process; 
    b <= int
end;

Answer 1

好的，这是正确但刻薄的答案，但需要注意的是，这几乎肯定不是问题所要求的。

鉴于上述架构声明，很明显除了内部信号之外没有任何分配。我们没有看到 Entity 声明，但从架构中我们可以假设至少有一个Input名为 的端口clk。可能有也可能没有输出；我们不能说，但是它们是无关紧要的，因为它们没有分配。

因此，上述架构不会影响任何输出，因此将在综合的逻辑最小化阶段完全修整，并且不会生成任何触发器。