verilog - 合成的结果是什么？

Question

我正在尝试按如下方式实现门。但我不确定它是如何合成到门的？

情况1

wire [3:0] A, B, C, D;  
always @(posedge CLK)
    begin
        C=B;
        B=A;
        A=D;
    end

案例2

wire [3:0] A, B, C, D;
always @(posedge CLK)
    begin
        A=D;
        C=B;
        B=A;
     end

还。

案例3

wire [3:0] A, B, C, D;
always @(posedge CLK)
    begin
C<=B;
B<=A;
A<=D;
    end

案例4

wire [3:0] A, B, C, D;
always @(posedge CLK)
    begin
A<=D;
C<=B;
B<=A;
    end

有谁知道如何合成到门？你能说明一下这个吗？

score 2 · Accepted Answer

这些示例都不应该编译，变量应该是类型reg：

D需要声明它是如何生成的。

reg [3:0] A, B, C;
always @(posedge CLK) begin
  A<=D;
  C<=B;
  B<=A;
end

这里 A、C 和 B 将合成触发器。A、C 和 B 的顺序无关紧要。它们描述了并行硬件。

1 回答 1