flip-flop - 如何避免红色错误线（JK FlipFlop 作为子电路）[Logisim]

Question

我在 Logisim 中构建了一个 JK FlipFlop 以进一步将其用作子电路。

问题在于，当您放置该子电路时，它将从红色的退出引脚开始。触发器还取决于输出状态的信息，1 或 0。

问题是是否有办法以某种方式避免这种未定义的状态。

我知道我可以只使用 Logisim 中包含的 SR-FlipFlop，因为它会从一开始就毫无错误地放置在输出上，但如果可能的话，我想自己构建每个部分。

Answer 1

我不知道防止红线的明确方法。但是，您可以通过在时钟的上升沿启用 K 来“初始化”它——这将清除红线并开始正常操作。

希望这会有所帮助，如果我找到更好的答案，我会回来。