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我在xilinx vivado中写了这样的verilog代码：

module a(input clk, input clk1, output reg [4:0] acc)
initial
begin
acc = 5'd0;
end
always @ (posedge clk or posedge clk1)
begin
acc <= acc+1;
end
endmodule

并且在运行综合时出现错误（事件控制中的模糊时钟），vivado指出错误在“always @（posedge clk或posedge clk1）”行中。只发生了一个错误。我想知道为什么会出现这个错误以及如何在不更改代码功能的情况下解决它。如您所见，我想在 clk 或 clk1 从 0 变为 1 时做一些事情。

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3 回答 3

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您正在使用 verilog 描述硬件。如上所述，一个触发器不能由两个单独的时钟驱动。您将不得不使用 2 个独立的 always 块，一个对 clk 敏感，另一个对 clk1 敏感。

例如

always @ (posedge clk)
begin 
// your verilog statements here, driven by clk
end

always @ (posedge clk1)
begin 
// your verilog statements here, driven by clk1
end

希望这可以帮助。

于 2014-11-26T14:23:44.950 回答
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在了解您的 clk 和 clk1 是从按钮输入的情况下，您需要给出自己clk和clk1更好的名称。对于这个答案的其余部分，我将它们称为btn1和btn2。您还需要配置一个足够快的时钟来捕捉这些按钮按下。

按钮输入通常需要去抖动或至少进行边缘检测，因此对于给定的按钮按下，您只需增加一次。

//Button 1 meta stability
logic [2:0] meta_edge_det_btn1;
always @(posedge clk) begin
   meta_edge_det_btn1 <= {meta_edge_det_btn1[1:0], btn1} ;
end

//button 1 Positive edge detection
logic btn1_rise;
always @* begin
   btn1_rise = meta_edge_det_btn1[1] & ~meta_edge_det_btn1[2];
end

logic [2:0] meta_edge_det_btn2;
always @(posedge clk) begin
   meta_edge_det_btn2 <= {meta_edge_det_btn2[1:0], btn2} ;
end

logic btn2_rise;
always @* begin
   btn2_rise = meta_edge_det_btn2[1] & ~meta_edge_det_btn2[2];
end

//Increment if either of the buttons has been pressed
always @ (posedge clk) begin
  if (btn1_rise  | btn2_rise ) begin
    acc <= acc+1;
  end
end
于 2014-11-27T09:20:46.190 回答
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module a (
      input clk, 
      input clk1, 
       output reg [4:0] acc = 5
         );
always @ (posedge clk or posedge clk1)
begin
     if(clk | clk1)
        acc <= acc+1;
     else
        acc <= acc;
end
endmodule

这应该有效。如果我们把我们的信号作为 always 块的时钟，它会给出一个模棱两可的时钟错误。我们再次需要在块中使用 if else 来指定它。

于 2018-10-25T17:28:41.730 回答