time - 在 Verilog 中创建可以合成的时间延迟

Question

我正在尝试创建一个可以合成的时间延迟，而不仅仅是在我的模拟中工作。延迟需要为 1.439548 毫秒或尽可能接近该精度。我正在使用 Lattice Diamond 和 MACHX02 7000HE FPGA。延迟用于等待数据事务之间所需的指定时间。到目前为止，我正在使用一个内部振荡器来运行一个单独的计数器，该计数器用于在指定的时间间隔（使用 2.15Mhz，38400 波特）一次吐出我的数据。我是否需要使用另一个时钟/计数器来延迟？如果是这样，是否有人熟悉如何定义和使用该板的时钟？我很困惑，这是我程序的最后一个要求。任何帮助表示赞赏。

Answer 1

使用内部振荡器和计数器来获得正确的时间延迟。计数器值取决于以 2.15 MHz 频率输出我的 40 个数据位所需的时间。