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使用 2014 版 Quartus II 软件（网页版），我在编译以下代码时收到错误 10170：

module shifter16 (A, H_sel, H)
input [15:0]A;
input H_sel;
output [15:0]H;
reg [15:0] H;
always @ (A or H_sel)
begin
    if (H_sel)
        H={A[14:0],1'b0};
    else
        H={A[15],A[15:1]};
end
endmodule

收到错误：

错误 (10170)：在 shifter16.v(2) 文本“输入”附近出现 Verilog HDL 语法错误；期待“;”

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您需要在第一行末尾添加一个分号：

module shifter16 (A, H_sel, H);
于 2014-04-22T17:39:59.263 回答