在为标准计算机编写编译器时，可以针对现有的中间表示（如 LLVM IR）而不必担心系统之间棘手的架构差异。FPGA 是否存在类似的情况？
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并不真地。综合工具已经非常了解架构，因此输出网表已经针对目标器件进行了定制。
最接近的方法是使用 ASIC 工具来定位一个简单的门和触发器库。这将产生一个“最小公分母”网表（尽管重新定位到 FPGA 作为从该表示返回到“它是一个加法器，所以我可以使用进位链”是不平凡。
更新- 我看到你想开发一个实验性的 HDL ......
我建议如果你想从你的实验性 HDL 转到一个比特流，你只需输出 VHDL 或 Verilog，然后运行传统工具。我的感觉是您真的不想负责将（例如）加法器映射到 LUT+进位链，因为您需要数年时间才能与当前工具一样好。
如果您还没有，请看一下MyHDL如何做类似的事情。
于 2014-02-06T11:53:21.260 回答