我计划为我最后一年的项目设计一种硬件模拟语言，如 VHDL。我应该怎么做？
任何帮助将不胜感激。
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如果要设计硬件仿真语言，就从硬件开始。
确定您要模拟硬件的级别 - 晶体管级别、开关级别、寄存器级别、行为级别以及其他级别。其他一切都从那里开始。一旦决定了，你就会知道你的语言需要支持什么结构。
你需要知道你的语言可以使用什么样的设备——晶体管、门、寄存器、多路复用器、内存、算术单元等等。然后，您需要为每个设备找到合适的型号。
最后，您肯定会想要限制您的范围。限制自己只做一件事。VHDL语言不是一个人一天发明出来的。
于 2010-01-18T11:12:51.917 回答
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你有没有得到这个项目或者是你决定自己做的一个？如果是后者，那么恐怕您可能要重新考虑它。可悲的是，像这样的大型开放式项目并不总是对学生有好处。
也就是说，如果您真的想这样做，请自己使用 VHDL 并阅读用户对其的评论。从那里你会发现什么惹恼或激怒了它的用户，然后设计出更好的东西。
于 2010-01-18T08:53:16.060 回答
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如果您正在寻找更多并发语言的示例，还有 MyHDL 和 XMOS XC，它们是传统 Verilog 和 VHDL 之外的其他尝试。
于 2010-01-18T21:45:29.610 回答
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设计语言就像设计规范一样简单。你打算设计一个合成器和一个模拟器来配合它吗？
于 2010-01-18T08:50:25.710 回答