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我是 VHDL 新手，我的代码可能看起来很愚蠢，但我仍在苦苦挣扎。我正在尝试使用 Spartan 3 套件制作 BCD 计数器。我在复用 7 段时遇到问题，我知道我应该使用组件，但我选择了更简单的方法。我在综合中收到此错误：“第 103 行：过程敏感度列表中缺少一个或多个信号”。为了启用 FPGA/CPLD 硬件的合成，XST 将假定所有必要的信号都存在于灵敏度列表中。请注意，综合结果可能与初始设计规范不同。缺少的信号是：任何帮助表示赞赏。谢谢你。

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.STD_LOGIC_ARITH.all;
use IEEE.STD_LOGIC_UNSIGNED.all;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity lab5 is
  port (clk      : in  std_logic;
        x        : in  std_logic;
        --count : inout  STD_LOGIC_VECTOR (3 downto 0);
        data_out : out std_logic_vector (6 downto 0);
        an       : out std_logic_vector (3 downto 0)
        );

end lab5;

architecture Behavioral of lab5 is
  signal counter    : std_logic_vector (3 downto 0) := (others => '0');
  signal prescaler  : std_logic_vector (25 downto 0);
  signal prescaler2 : std_logic_vector (11 downto 0);
  signal counter2   : std_logic_vector (1 downto 0) := (others => '0');
begin

  CounterProcess : process(CLK, x)
  begin
    --prescaler is used as a clock slower to increment the counter every 50M cycles(1 sec)
    if rising_edge(CLK) then
      if prescaler < "10111110101111000010000000" then
        prescaler <= prescaler+1;

      else
        prescaler <= (others => '0');
        if x = '0' then
          if counter = "1001" then
            counter <= "0000";
          else
            counter <= counter+1;
          end if;
        else
          if counter = "0000" then
            counter <= "1001";
          else
            counter <= counter-1;
          end if;
        end if;
      end if;
    end if;

  end process;

--count<=counter;

  Sevensegclock : process(CLK)
  begin
    if rising_edge(CLK) then
      --scale clock to count(which will be the segment selector) every 1024 cycle
      if prescaler2 < "010000000000" then
        prescaler2 <= prescaler2+1;

      else
        prescaler2 <= (others => '0');
        if counter2 = "11" then
          counter2 <= "00";
        else
          counter2 <= counter2+1;
        end if;
      end if;
    end if;

  end process;

  sevenseg : process(counter2, clk)
  begin
    --counter the segment selector used to activate selector and decode data
    if counter2 = "00" then
      an <= "1110";
      if counter(0) = '0' then
        data_out <= "0000001";
      else
        data_out <= "1001111";
      end if;

    end if;

    if counter2 = "01" then
      an <= "1101";
      if counter(1) = '0' then
        data_out <= "0000001";
      else
        data_out <= "1001111";
      end if;
    end if;

    if counter2 = "10" then
      an <= "1011";

      if counter(2) = '0' then
        data_out <= "0000001";
      else
        data_out <= "1001111";
      end if;
    end if;

    if counter2 = "11" then
      an <= "0111";
      if counter(3) = '0' then
        data_out <= "0000001";
      else
        data_out <= "1001111";
      end if;
    end if;

  end process;

end Behavioral;
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1 回答 1

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一个起点是每个进程确定它是实现顺序元素（触发器）还是组合元素（门）。

实现顺序元素（触发器）的过程模板，没有异步复位，可以是：

process (clk) is
begin
  if rising_edge(clk) then
    -- Code for assign to flip-flop outputs at rising edge
  end if;
end process;

实现组合元素（门）的流程模板可以是：

process (all) is  -- "all" make sensitivity on all used signals
begin
  -- Code for assign to gate outputs
end process;

请注意，(all)仅在 VHDL-2008 语法中可用，否则对于以前的 VHDL 版本语法在灵敏度列表中明确列出所有信号

匹配其中一个模板使综合工具确定如何实现 VHDL 代码中描述的设计。但是，如果代码与模板都不匹配，那么综合工具可能难以确定如何在 FPGA 中实现 VHDL 代码，结果可能是一条错误消息，就像您得到的那样。

基于模板，流程Sevensegclock实现了一个顺序元素（触发器），这个流程应该没有问题。

但是，该过程CounterProcess与sevenseg顺序或组合元素的模板都不匹配。

对于 process CounterProcess，看起来您想要实现一个顺序元素（触发器），但敏感度列表已x包含在内。然后解决方案可能是x从敏感度列表中删除 。

对于流程sevenseg，看起来你想实现一个组合元素（门），但敏感度列表并没有涵盖流程中使用的所有信号，甚至包括流程clk中未使用的信号。如果您使用 VHDL-2008 的解决方案是将灵敏度列表替换为 (all)，如果使用以前的 VHDL 版本，则使灵敏度列表涵盖该过程中使用的所有信号(counter2, counter)。

免责声明：我没有检查过程中代码的逻辑正确性；所以以上只是给出一些关于如何编写流程以便在 FPGA 中制作不同类型的设计元素的一般指导方针。

于 2013-11-29T22:10:49.790 回答