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我正在尝试用 VHDL 编写一个寄存器文件。该文件包含 16 个 64 位寄存器。每个周期，读取两个寄存器并写入一个寄存器（假设写入已启用）。应该有一个数据旁路（转发），以便如果我们在单个周期中读取和写入同一寄存器/从同一寄存器写入，则刚刚写入的值直接转发到输出。

我的想法是在时钟的上升沿写入并在时钟的下降沿读取，以便在一个周期内完成。但是，我的设计不起作用（不是我期望的那样，因为我不相信在检查上升沿的if块中检查下降沿会按预期工作）。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity register_file is   
    port
    (
    outA          : out std_logic_vector(63 downto 0);
    outB          : out std_logic_vector(63 downto 0);
    input         : in  std_logic_vector(63 downto 0);
    writeEnable   : in std_logic;
    regASel       : in std_logic_vector(5 downto 0);
    regBSel       : in std_logic_vector(5 downto 0);
    writeRegSel   : in std_logic_vector(5 downto 0);
    clk           : in std_logic
    );
end register_file;

architecture behavioral of register_file is
type registerFile is array(0 to 15) of std_logic_vector(63 downto 0);
signal registers : registerFile;
begin

    regFile: process(clk)
    begin
        if rising_edge(clk) then 
            if(writeEnable = '1') then
                registers(to_integer(unsigned(writeRegSel))) <= input;
            end if;
            if falling_edge(clk) then
                outA <= registers(to_integer(unsigned(regASel)));
                outB <= registers(to_integer(unsigned(regBSel)));
            end if;
        end if;
        if falling_edge(clk) then
                outA <= registers(to_integer(unsigned(regASel)));
                outB <= registers(to_integer(unsigned(regBSel)));
        end if;
    end process;
end behavioral;

任何帮助，将不胜感激。

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2 回答 2

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提交的 VHDL 代码具有以下结构：

...
if rising_edge(clk) then
  ...
  if falling_edge(clk) then
  ...

这将留下死代码，因为两者rising_edge都falling_edge不能同时为真。此外，同时使用上升沿和下降沿的想法通常会导致设计和综合问题。

为了获得最佳时序以及便于设计和综合约束，我建议仅使用上升沿，除非必须同时使用上升沿和下降沿。

在同一周期内绕过读取 A 和 B 的写入数据，寄存器文件可能如下所示：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity register_file is
  port(
    outA        : out std_logic_vector(63 downto 0);
    outB        : out std_logic_vector(63 downto 0);
    input       : in  std_logic_vector(63 downto 0);
    writeEnable : in  std_logic;
    regASel     : in  std_logic_vector(3 downto 0);
    regBSel     : in  std_logic_vector(3 downto 0);
    writeRegSel : in  std_logic_vector(3 downto 0);
    clk         : in  std_logic
    );
end register_file;


architecture behavioral of register_file is
  type registerFile is array(0 to 15) of std_logic_vector(63 downto 0);
  signal registers : registerFile;
begin
  regFile : process (clk) is
  begin
    if rising_edge(clk) then
      -- Read A and B before bypass
      outA <= registers(to_integer(unsigned(regASel)));
      outB <= registers(to_integer(unsigned(regBSel)));
      -- Write and bypass
      if writeEnable = '1' then
        registers(to_integer(unsigned(writeRegSel))) <= input;  -- Write
        if regASel = writeRegSel then  -- Bypass for read A
          outA <= input;
        end if;
        if regBSel = writeRegSel then  -- Bypass for read B
          outB <= input;
        end if;
      end if;
    end if;
  end process;
end behavioral;

请注意，*Sel 中的“地址”仅减少到 4 位，以匹配寄存器文件中所需的 16 个条目，正如 Daniel Kamil Kozar 也指出的那样。

模拟中不检查 X 值，但 Is_X如果需要，可以通过函数添加。

于 2013-11-13T12:14:02.360 回答
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在绝大多数情况下，您不能在进程中同时出现上升沿和下降沿，因为（大多数）设备中没有可以在两个边沿上响应的项目​​。（一个例外是支持双倍数据速率 IO 的设备中的 IO 触发器）。

如果您想绕过，请在正常的上升沿过程中明确编码：

outa <= registers(to_integer(...etc));
if write_enable = '1' and regAsel = writeregsel then 
   outa <= input;
end if;
-- similar for regb

另外，为什么不让你的 regsel 输入integer类型，或者至少unsigned- 考虑到它们肯定代表一个数字（不仅仅是一个任意的比特包，你的数据 IO 向量就是这种情况）？

于 2013-11-14T14:53:11.800 回答