我正在为我的 VHDL IP 编写一个 systemverilog 封面组。我的计划是编写一个单独的 SV 代码，我假设我可以访问我的 VHDL ip 的内部信号。之后，我将进行绑定，以便 SV 代码段由模拟器自动以 VHDL 实例化。如果我错了，请纠正我。我以前从未使用过绑定。
在开始之前，我试图了解绑定是如何工作的，并编写了一个小程序来测试它。这里是...
test_bind.sv
module test_bind(input clk, input enable);
initial @(posedge clk) $display("binding worked!!");
endmodule
bind my_vhdl_module test_bind instance_test_bind(clk, enable);
现在，当我尝试编译它时，我收到以下错误：
Following verilog source has syntax error :
"test_bind.sv", 5: token is 'test_bind'
bind my_vhdl_module test_bind instance_test_bind(clk, enable);
^
my_vhdl_module 是简单的 vhdl src 代码。我也用 my_vhdl_module 的一个非常简单的 verilg 对应物尝试了同样的方法，但得到了同样的错误。我觉得很愚蠢，因为它看起来像一个简单的错误，但我还是想不通。对此的任何评论都会非常有帮助。