verilog - BCD转Excess 3 verilog代码（案例）

Question

我让我的代码工作了。在运行 case 语句之前，我没有将输出设置为 3'b000。它编译并为我提供了我认为仍在验证的所需输出。我仍然无法使用 rtl 编译器来大致了解电路。我确定每个编译器都略有不同，所以我不确定是否有人可以提供帮助。我不知道为什么它讨厌一切。完成后会重新发布，或者如果有人有兴趣帮助谢谢

Answer 1

我看到的第一件事是您需要使用分号而不是逗号来分隔您的语句。

另外，如果你想设置Xduring 过程语句的值（总是阻塞），那么它需要是一个reg类型。声明为输出的信号是隐式wire类型，除非您将其声明为output reg [3:0] X.