verilog - Verilog：如何取绝对值

Question

在verilog中，我有一个二进制值数组。如何取减值的绝对值？

验证码：

module aaa(clk);
  input clk;

  reg [7:0] a [1:9];  
  reg [7:0] s [1:9];

  always@(posedge clk)  
  begin
    s[1] = a[1] - a[2];
    s[2] = a[2] - a[3];
    s[3] = a[1] + a[3];
  end
endmodule

我希望我的s[1]价值观s[2]始终是积极的。我怎样才能在可综合的verilog中做到这一点？

我尝试过使用signed reg，但它显示错误。

Answer 1

不管数字是否是signed二进制补码，仍然使用它在位级别正确执行加法和减法。

如果一个数字被解释为有符号的，可以使用 MSB 来判断它是正数 (0) 还是负数 (1)

要绝对数字，只需根据 MSB 反转：

reg [31:0] ans    ; // Something else drives this value
reg [31:0] abs_ans; // Absolute version of ans
// invert (absolute value)
always @* begin
  if (ans[31] == 1'b1) begin
    abs_ans = -ans;
  end
  else begin
    abs_ans = ans;
  end
end

注意：使用=因为它是一个组合块，如果使用触发器（边沿触发），请使用<=@TzachiNoy 提到的。

Answer 2

这应该做的工作：

s[1] <= (a[1]>a[2])?(a[1]-a[2]):(a[2]-a[1]);

注意：您应该始终在时钟始终块中使用“<=”。

Answer 3

只需遵循@Morgan 的回答，并且因为我的系统中已经有一个执行此操作的模块，这是我的贡献：

module Mod(
  input  signed [11:0] i,
  output signed [11:0] o
  );

  assign o = i[11] ? -i : i; // This does all the magic
endmodule

这是一个测试平台：

module tb;
  reg signed [11:0] i;
  wire signed [11:0] o;

  Mod M(i,o);

  integer t;

  initial begin
    for (t = -10; t < 10; t = t + 1) begin
      #1
      i <= t;
      $display("i = %d, o = %d", i, o);
    end
  end
endmodule

输出是：

i =     x, o =     x
i =   -10, o =    10
i =    -9, o =     9
i =    -8, o =     8
i =    -7, o =     7
i =    -6, o =     6
i =    -5, o =     5
i =    -4, o =     4
i =    -3, o =     3
i =    -2, o =     2
i =    -1, o =     1
i =     0, o =     0
i =     1, o =     1
i =     2, o =     2
i =     3, o =     3
i =     4, o =     4
i =     5, o =     5
i =     6, o =     6
i =     7, o =     7
i =     8, o =     8