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我想为接口 16*2 LCD 设计一个 Verilog 代码。就像在 LCD 中给出“命令”或“数据”一样，我们必须给 LCD 的启用引脚一个“高到低脉冲”脉冲，这意味着

**E=1;
Delay();//Must be 450ns wide delay
E=0;**

这是我混淆的地方，我的意思是在 Verilog 中进行综合 #是不允许的，所以我怎么能在这里延迟我在下面附上了我的代码。必须注意的是，我尝试在我的代码中延迟，但我认为延迟不起作用，所以请帮助我摆脱这个延迟问题......

             ///////////////////////////////////////////////////////////////////////////////////
             ////////////////////LCD Interfacing with Xilinx FPGA///////////////////////////////
             ////////////////////Important code for 16*2/1 LCDs///////////////////////////////// 
             //////////////////Coder-Shrikant Vaishnav(M.Tech VLSI)/////////////////////////////
             ///////////////////////////////////////////////////////////////////////////////////

 module lcd_fpgashri(output reg [7:0]data,output reg enb,output reg rs,output reg rw ,input CLK);
        reg [15:0]hold;
        reg [13:0]count=0;
        //Code Starts from here like C's Main......
        always@(posedge CLK)
        begin
        count=count+1; //For Delay

       //For LCD Initialization   
        lcd_cmd(8'b00111000);
        lcd_cmd(8'b00000001);
        lcd_cmd(8'b00000110);
        lcd_cmd(8'b00001100);

       //This is a String "SHRI" that I want to display
        lcd_data(8'b01010011);//S
        lcd_data(8'b01001000);//H
        lcd_data(8'b01010010);//R
        lcd_data(8'b01001001);//I
        end


        //Task For Command

       task lcd_cmd(input reg [7:0]value); 
          begin
         data=value;
         rs=1'b0;
         rw=1'b0;
         enb=1'b1;        //sending high to low pulse
         hold=count[13]; //This is the place where I try to design delay
         enb=1'b0;
        end
        endtask


   //Task for Data      

    task lcd_data(input reg [7:0]value1);
        begin
         data=value1;
         rs=1'b1;
         rw=1'b0;
         enb=1'b1;        //sending high to low pulse  
         hold=count[13]; //This is the place where I try to design delay
         enb=1'b0;
        end 
        endtask


        endmodule
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您似乎陷入了基于您的代码的软件编程思维模式，如果您想真正用 HDL 描述控制器，您将不得不进行相当多的改变。

不幸的是，你没有办法像你在那里写的那样在“例程”中插入任意延迟。

当您编写软件程序时，编写类似的程序是完全合理的

doA();
doB();
doC();

每行以顺序方式一次执行一个。HDL 不能以这种方式工作。您无需考虑任务，而是开始考虑时钟和状态机。

请记住，当您有一个 always 块时，整个块在每个时钟周期并行执行。当您在 always 块中有这样的语句时：

    lcd_cmd(8'b00111000);
    lcd_cmd(8'b00000001);
    lcd_cmd(8'b00000110);
    lcd_cmd(8'b00001100);

这对你没有好处，因为所有这四个都在时钟的上升沿同时执行，而不是按顺序执行。您需要做的是创建一个状态机，以便它在一个时钟周期内前进并执行一个动作。

如果我尝试按顺序复制这四个 lcd_cmd，它可能看起来像这样。

always @(posedge clk)
    case(state_f)
       `RESET: begin
           state_f <= `INIT_STEP_1;
           data = 8'b00111000;
       end
       `INIT_STEP_1: begin
           state_f <= `INIT_STEP_2;
           data = 8'b00000001;
       end
       `INIT_STEP_2: begin
           state_f <= `INIT_STEP_3;
           data = 8'b00000110;
       end
       `INIT_STEP_3: begin
           state_f <= `INIT_STEP_4;
           data =8'b00111000;
       end
       `INIT_STEP_4: begin
           state_f <= ???; //go to some new state
           data = 8'b00000110;
       end
    endcase
end

现在，使用此代码，您将在四个时钟周期内通过四个状态，因此您可以开始了解如何处理编写在每个时钟周期上进行的事件序列。

这个答案并没有让你一路走好，因为在这些之间没有你想要的“延迟”。但是你可以想象有一个状态机，在设置数据后你进入延迟状态，你可以设置一个计数器，在进入下一个状态之前，你需要满足你的时序要求。

于 2013-10-07T19:57:30.923 回答
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引入延迟的最佳方法是使用 Tim 提到的计数器。找出您需要等待多少时钟周期才能获得所需的延迟（此处为 450ns）wrt 您的时钟周期。

让我们计算计算的时钟周期数。在这种情况下，以下代码可以为您提供所需的延迟。但是，您可能需要根据您的目的修改逻辑。

always @ (posedge clk) begin
  if (N == count) begin
    N <= 0;
    E = ~E;
  end else begin
    N <= N +1;    
  end 
end

确保将 N 和 E 初始化为零。

于 2013-10-08T10:15:53.980 回答