verilog - 如何从测试平台生成 Verilog RTL

Question

是否有任何工具可以生成通过特定测试平台的verilog RTL代码？即从测试台转到 RTL

有没有办法做到这一点。

Answer 1

不，我认为这不存在，也不是一个好主意，原因如下：

1. Verilog可以用多种方式编写
2. 使用算法无法正确解决时序问题
3. 有时，测试平台不能详尽无遗，或者不切实际

可能还有很多。

但是，我认为您正在寻找的（在更一般意义上）是将真值表转换为布尔表达式的东西，如果您愿意，可以从那里编写 Verilog。

但是请不要以这种方式编写 Verilog，这不是测试台的用途

除非您使用诸如Megafunctions 之类的东西，否则尽量不要自动生成任何代码。