verilog - 在verilog中实现PIPO

Question

我希望在 verilog HDL 中实现 32 位并行并行输出。这是我写的代码...

module pipo(input_seq, answer,reset, clock);
   input [31:0] input_seq;
   input        reset,clock;
   output [31:0] answer;

   always @ (reset)
     begin
        if(!reset)
          begin
             answer[31:0]<=1'b0;
          end
     end

   always @ (posedge clock)
     begin
        answer[31:1]<=input_seq[30:0];  
     end

endmodule

但是，这会导致以下错误日志（使用iverilog）：

pipo.v:10: error: answer['sd31:'sd0] is not a valid l-value in pipo.
pipo.v:4:      : answer['sd31:'sd0] is declared here as wire.
pipo.v:16: error: answer['sd31:'sd1] is not a valid l-value in pipo.
pipo.v:4:      : answer['sd31:'sd1] is declared here as wire.
Elaboration failed

有什么问题？

Answer 1

您正在answer用作寄存器，但它被声明为电线。Wire是连接两点的东西，因此没有任何驱动力。另一方面reg可以储存价值和驱动力。

更改answerto的声明，reg它应该会有所帮助。

output reg [31:0] answer;

Answer 2

我建议你在描述组合逻辑时，使用阻塞赋值。

always @ (reset)
   begin
     if(!reset)
       begin
         answer[31:0]=1'b0; //blocking assignment
       end
   end

About this block:

always @ (posedge clock)
  begin
    answer[31:1]<=input_seq[30:0];  
  end

您可以通过输出来修复错误，output reg [31:0] answer这将让您在 always 块中分配输出。