verilog - 取消连接信号

Question

我正在使用 {} 将多个信号连接到总线中，有没有简单的方法来反转它？

assign bus = {signal1, signal2, signal3};

我正在尝试完成类似的事情

assign {signal1, signal2, signal3} = bus;

目前，我正在做

assign signal1 = bus[0];
assign signal2 = bus[1];
assign signal3 = bus[2];

谢谢

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本质上，您是在询问如何将总线的位分配给各种信号名称。

因此，如果您的信号是 40 位，例如：

 wire [39:0] bus;

然后，例如，我们可以将 20 个 MSB 分配给另一个信号名称（别名），将 20 个 LSB 分配给不同的信号名称。

wire [19:0] signal1, signal2;

assign {signal1,signal2} = bus;

我们在这里所做的就是说，“将总线的所有位和信号 2 分配给 20 个 LSB，并且信号 1 等于其他 MSB（恰好是 20 位）。

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