verilog - 如何在verilog中连接两个网络（如何连接FPGA中的两个物理引脚）？

Question

我是 Verilog 的新手，我正在尝试连接 FPGA 中的两个物理引脚。我有：

module top
(
   pin1,
   pin2
);

input pin1;
output pin2;

assign pin2 = pin1;

pin1 和 pin2 分配给约束文件（ucf 或 xdc）中的物理管脚。

这是正确的做法吗？本质上，在我的硬件中，我将 pin1 连接到 FPGA，而 pin2 从 FPGA 输出。我想通过 pin1 驱动 pin2。

谢谢，

Answer 1

这会起作用，但这取决于你最终想要做什么/它们是什么类型的信号/对你来说很重要。例如，如果这些时钟信号可能不是正确的方法（假设您在 xilinx 领域或 Altera 中的等价物，您应该使用 ODDR2 触发器）。您还应该意识到，您本身并不是在做一个电气开关——它是一个逻辑开关。