verilog - Xilinx ISE 14.4 中的最大时钟确定

Question

我在 Verilog 中实现了一段代码，它计算图像的质心。
我已经在 Post place and route 模式下使用 Xilinx ISIM 模拟器模拟了代码，它运行良好，现在我想确定代码可以运行的最大时钟速度。
其时钟报告中的设计摘要表明最大延迟为 0.057 纳秒，这是否意味着我的时钟速度可能低于 1/0.057 纳秒，或者是否有任何其他指示最大可能时钟速度的迹象。

Answer 1

确定这一点有几个因素，您可能需要更多信息，只是最大延迟（例如抖动、保持时间、设置时间等）。时钟速度肯定不会低于等于 17GHz 的 1/.057ns。另外，你这个设计的目标是什么？因为如果它用于 FPGA，那么您将无法超越当前芯片的规格。

如果您转到您的 xst.log 文件（也就是说，如果您让 vivado/ISE 打印出一份报告）并且您转到该文件的底部，它将给您一个时序摘要。其中一条线会说：

最小周期：x ns（最大频率：X MHz）这将告诉您可以运行多快。