verilog - 将 fpga 输入时钟带入我的 verilog 代码

Question

我必须采用已经在 fpga 中生成的内部时钟，并且必须将其提供给输出变量。我怎么能用verilog代码得到那个内部时钟？有人告诉我 fpga 板在内部产生 100MHz。我怎样才能将时钟信号传递给我的 verilog 代码？

Answer 1

您的问题并不完全清楚，但听起来您在 fpga 上有一个内部生成的时钟，不是 100 MHz，您想从所述内部生成的时钟生成 100 MHz 时钟？我很难相信你的 fpga 中真的有一个内部生成的时钟（我敢打赌你有一个连接到你的 fpga 的外部振荡器）。这说明几乎所有的 fpgas（我敢打赌所有 fpgas - 没有听说过没有现代的 fpgas）都有一些时钟乘法器电路，它允许您获取时钟输入并对其进行操作（例如更改频率、相位、极性等）。在 xilinx fpgas 上，此模块称为 DCM，可通过 coregen 轻松配置。如果您提供更多细节/清晰度，我相信人们可以帮助您获得所需的内容。

Answer 2

您可以使用 PLL 模块（通过 FPGA 综合工具生成）。在这里，这个 PLL 可以采用 1 个输入时钟，并且可以产生多达 5 个输出时钟。现在您将任何输出时钟信号分配给您的主要设计（即 DUT）