vhdl - 警告：设计包含 1 个高扇出网络。扇出数 1000 将用于涉及这些网络的延迟计算。(TIM-134)

Question

我在同步时收到此警告。带有 synopsys 设计编译器的 vhdl 代码。我怎样才能消除这个警告？

Answer 1

这是一个有用的警告：这是一个警告而不是错误：你为什么要消除它？

1) 高扇出是预期的吗？如果没有，找出它发生的原因，如果它是由错误引起的，（我想要一个寄存器，而不是 32 个！）修复它。
2）如果高扇出是真实的，并且您可以容忍缓慢的时序，则增加综合工具中的扇出限制。
3) 如果高扇出是真实的，并且您不能容忍缓慢的时序，则检查该工具是否复制了足够多的信号次数以减少扇出并改善时序。它会在某处报告重复的信号。

4）如果您的过程要求您删除每个综合警告（我从来没有在任何地方工作过）然后自己复制信号（并添加综合属性以防止它们被删除！）以减少扇出足以消除警告。但这会导致设计混乱、难以维护。

Answer 2

Design Compiler 使用更简单的模型计算高扇出网络的延迟，以限制计算工作量。这会降低相关网络上时序分析的准确性，这些网络主要承载复位或扫描信号。

如果时序约束有足够的余量或网络延迟不是那么关键，则可以忽略该警告。如果 STA 在综合后以完全准确的方式运行，则它已经是安全的。

如果准确性比综合的运行时间更重要，high_fanout_net_threshold则可以将变量设置为更大的值。只需将其设置为0保证所有网络延迟都将以完全准确的方式计算。