system-verilog - System verilog中结构和联合的区别

Question

我很难理解 System Verilog 中联合和结构的使用。我知道它们以不同的方式分配内存，但是，我想深入了解结构和联合。对于像我这样的人来说，LRM 很难理解。

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SystemVerilog 中的结构和联合与 C 中的结构和联合非常相似。因此，如果您正在寻找用例，阅读如何在 C 中使用它们可能会有所帮助。

这是一个解决这个问题的问题：C 中的结构和联合之间的区别

SystemVerilog 为结构和联合添加了打包与解包的区别。压缩联合必须包含大小相同（# of bits）的类型。

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您的问题的答案很大程度上取决于您是否尝试编写可综合的 RTL 代码。对于 RTL，结构和联合提供了不同的访问位的方式。请参阅如何在硬件中实现系统 verilog 结构？成员被声明为电线吗？

对于测试台或其他代码，这些类型通常在跨越语言边界进入 C 时使用。

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