我需要为类分配实现一个 32 位加法减法 ALU。我有一个工作正常的 1 位加法减法器,操作是在 select 语句的帮助下进行的(下面给出了所有代码)。无论如何,我面临的问题是我无法弄清楚如何使用从一个模块到后续模块的进位/借位。
module add_sub(select, i0, i1, cin, out, cout
);
input i0, i1, select, cin;
output out, cout;
wire y0, y1, y2, y3, y4, y5, y6;
wire z0, z1, z2, z3, z4;
//diff = i0 xor i1 xor cin
//borrow = cin. ~(i1 xor i2) or ~x.y
xor (y0, i1, cin);
xor (y1, i0, y0); //y1=diff or sum as only carry and borrow vary between adder and subtractor circuits
xor (y2, i1, i0);
and (y3, cin, ~y2);
and (y4, ~i0, i1);
or (y6, y5, y4); //y6 = borrow
and (z0, i0, i1);
xor (z1, i0, i1);
and (z2, cin, z1);
or (z3, z0, z2); //z3= carry out for sum
//conditional operator for assigning sum or difference. if select = 0, we add, else subtract
assign out = y1;
assign cout = select ? y6 : z3;
endmodule
该模块在下面给出的 alu 模块中的循环中实例化...
module alu(sel, num1, num2, alu_cin, alu_out, alu_c
);
parameter N = 32;
input sel; //select line for add or sub
input [N-1:0] num1; //two inputs
input [N-1:0] num2;
input alu_cin;
output [N-1:0] alu_out; //32 bit output
output alu_c; // becomes final carry or borrow accordingly
genvar i;
generate for (i=0; i<=N-1; i=i+1)
begin: alu_loop
if (i == 0)
add_sub as_i (sel, num1[i], num2[i], alu_cin, alu_out[i], alu_c);
else
add_sub as_i (sel, num1[i], num2[i], alu_loop[i-1].as_i.cout[i-1], alu_out[i], alu_c);
end
endgenerate
endmodule
在 alu 的测试台中,我根据需要给出了适当的 32 位值和选择值。问题随之而来
add_sub as_i (sel, num1[i], num2[i], alu_loop[i-1].as_i.cout[i-1], alu_out[i], alu_c);
它说“索引不能应用于标量。” 因为我试图模拟它。语法检查完美完成。
我需要从一位模块访问 cout 以将其作为 cin 传递给下一个模块。alu_c 可以被覆盖,因为只需要最后一位。
任何帮助,将不胜感激。提前致谢。:) 所有这些都是通过 Verilog 模块在 Xilinx ISE 上完成的。