verilog - Verilog 4位乘法器？

Question

我在如何为以下 Verilog 代码创建测试模块时遇到问题：

module Multiplier_4bit(output [8:0] y, input [3:0] i1, input [3:0] i2);
assign y=i1*i2;
endmodule

我想到了以下测试模块：

module M4_Tester
reg [3:0] i1;
reg [3:0] i2;
wire [9:0] y;
initial begin
i1=5;
i2=3;
$finish();
Multiplier_4bit device1(
  .out(y),
  .in0(i1),
  .in1(i2)
);  

endmodule

如果我错了，请纠正我并对英语不好感到抱歉，因为我不是母语人士。提前致谢。

Answer 1

1. 您不能在开始块内实例化模块（将乘数放在initial begin块之外的某个位置。

2. 您没有相应end的关闭initial begin块。

3. 您的模拟将立即终止，因为设置值和$finish. 在模拟完成之前放置一些标称时间延迟#10 $finish()。

下次请在提问前澄清您的问题，并发布您收到的实际错误消息。