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我正在尝试模拟我的 VHDL 文件，但遇到以下错误：

# ** Error: (vcom-11) Could not find work.lab1.
# 
# ** Error: (vcom-1195) Cannot find expanded name "work.lab1".
# 
# ** Error: Unknown expanded name.
# ** Error: VHDL Compiler exiting
# ** Error: c:/altera/12.1/modelsim_ase/win32aloem/vcom failed.
# Error in macro ./DE2_TOP_run_msim_rtl_vhdl.do line 8
# c:/altera/12.1/modelsim_ase/win32aloem/vcom failed.
#     while executing
# "vcom -93 -work work"

在尝试仿真之前，我通过 Quartus II 和 ModelSim 编译器成功编译了代码。我的代码中确实有一个 lab1 实体和架构（我什至可以在 Quartus Project Navigator 的 Design Units 选项卡中看到它），所以我不太理解这个错误。有谁知道这是什么原因造成的？

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当模拟器编译顶层（DE2_TOP）时，它想知道使用的组件是什么样的。因此，您应该在编译上层组件之前编译下层组件。

我大多数时候解决这个问题的方法是以正确的顺序编译所有组件，然后使用 Modelsim 的“vmake”（“vmake -work work > work.vmake”）命令从库中生成一个 makefile（工作） . 一旦你有了makefile，你就可以使用（make -f work.vmake）来执行它。所有文件将按顺序编译。

注意：Verilog 在这些方面要轻松得多......

于 2013-01-26T17:47:34.013 回答