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我一直在网上阅读 verilog 代码，并在许多代码示例中注意到了这一点。每当需要从硬件源（例如按下按钮）进行输入时，输入就会被复制到触发器，然后与输入的反转进行“与”运算。我不知道这是否有意义，但在这里的代码是：

input btn;
reg dff1, dff2;
wire db_tick;

always @ (posedge clock) dff1 <= btn;
always @ (posedge clock) dff2 <= dff1;

assign db_tick = ~dff1 & dff2;

然后db_tick用作按钮按下。

在某些情况下，这也用作上升沿检测器，但不能轻松实现上升沿检测器always@(posedge signal)

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它被称为单稳态多谐振荡器，或者专门用于数字电路，单次。该电路的目的是将边沿变为单周期脉冲。

当直接连接到物理开关时，它可能是一种实现开关去抖动的方法，但这并不是一个很好的用途。如果没有更多上下文，很难说出代码中的意图是什么。

于 2012-12-15T23:25:01.417 回答
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这提供了与您的时钟域同步的边缘检测。我在这里没有看到任何去抖动，在边缘检测之前还包括 2 个元稳定性触发器是很常见的。

input a;

reg [2:0] a_meta;
always @(posedge clk or negedge rst_n) begin
  if (~rst_n) begin
    a_meta <= 3'b0 ;
  end
  else begin
    a_meta <= {a_meta[1:0], a};
  end
end

// The following signals will be 1 clk wide, Clock must be faster than event rate.
// a[2] is the oldest data,
//   if new data (a[1]) is high and old data low we have just seen a rising edge.
wire a_sync_posedge = ~a_meta[2] &  a_meta[1];
wire a_sync_negedge =  a_meta[2] & ~a_meta[1]; 
wire a_sync_anyedge =  a_meta[2] ^  a_meta[1]; //XOR
于 2012-12-20T15:39:41.600 回答