concatenation - 如何在 vhdl 中将位分成不同的信号？

Question

我有以下要转换为 vhdl 的 verilog 代码行：

assign   {cout,sum} = ( add ) ? ( in_a + in_b + cin ) : ( in_a - in_b - cin );

我将如何在 vhdl 中执行此操作？

Answer 1

实际上，您以相同的方式执行此操作，您只需要记住增加输入值的宽度以便为输出进位“腾出空间”。

(cout, sum) <= ('0'&in_a) + ('0'&in_b) + cin when(add='1') else ('0'&in_a) - ('0'&in_b) - cin;

由于该行非常非常难看且难以理解，我建议将整个事情转换为一个过程：

process(in_a, in_b, cin) begin
    if(add='1') then
        (cout, sum) <= ('0'&in_a) + ('0'&in_b) + cin;
    else
        (cout, sum) <= ('0'&in_a) - ('0'&in_b) - cin;
    end if;
end process;

这至少更清晰一些。

编辑：

请注意，这仅适用于 VHDL 2008。对于早期版本，您必须创建一个比输入宽一个的中间信号，将结果分配给该信号，然后提取 cout 和 sum。

process(in_a, in_b, cin)
    -- Assumes in_a and in_b have the same width, otherwise
    -- use the wider of the two.
    variable result : unsigned(in_a'length downto 0);
begin
    if(add='1') then
        result := ('0'&in_a) + ('0'&in_b) + cin;
    else
        result := ('0'&in_a) - ('0'&in_b) - cin;
    end if;
    cout <= result(result'high);
    sum  <= result(result'high-1 downto 0);
end process;