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我正在考虑使用一些老一代的 FPGA 来与旧系统连接。因此，我想要一种很好的方法来估算更换 ASIC 需要多少空间，因为它的晶体管数量。

  • Verilog 与 VHDL 是否会影响利用率？（根据我们的一位承包商的说法，它会影响时间，因此似乎很有可能使用。）
  • 不同厂商的零件对它有什么影响？（例如，Actel 的架构与 Xilinx 的架构有很大的不同。我希望在此基础上进行一些“加权”。）
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最初来自 comp.arch.fpga的讨论似乎表明它非常复杂，包括您要求 VHDL（或 verilog）编译器进行的空间与速度权衡等因素。当您认为 VHDL 是源时代码和它的 FPGA 实现是目标代码，你会明白为什么它不简单。

“FPGA vs. ASIC”指出“在 FPGA 上运行良好的设计在 ASIC 上通常很糟糕，而为 ASIC 创建的设计在 FPGA 上可能根本无法运行（当然在原始频率下）”。

谷歌搜索FPGA ASIC 门可能有更多有用的信息。

于 2009-08-27T02:49:55.653 回答
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Verilog 与 VHDL 在速度或利用率方面几乎没有真正的区别。它与您必须输入的代码量（VHDL 更多）以及强类型和弱类型更相关。

FPGA 供应商的营销大门被夸大了。Altera 与 Xilinx 的利用率相似。查看内存（如果内存密集）和触发器数量；这可能已经足够好了。

考虑一个类似的内核需要什么，例如，如果您需要做一个错误编码内核，请查看 Reed-Solomon 内核。

于 2009-09-08T16:55:57.460 回答