vhdl - 为什么在这种情况下不能“和”有这样的操作数？

Question

我正在使用 Xilinx 并尝试编译此代码。我收到此错误： 错误：HDLParsers：808 -“C：/Users/Dell/digi/sm.vhd”第 xx 行。并且在这种情况下不能有这样的操作数。 代码在这里

Answer 1

问题是您正在混合 bit 和 std_logic 类型。您通常应该选择一个或另一个（除非您真的知道为什么需要，否则不要在同一个文件中使用两者），大多数新工作通常使用 std_logic 完成。要解决这个问题，您需要使所有内容保持一致......要么将输入更改为位类型，就像您所做的那样，或者将内部声明的信号更改为 std_logic：

signal Q1, Q2, Q3: std_logic;

Answer 2

将港口声明从

port(X1,X2,CLK: in STD_LOGIC;

到

port(X1,X2,CLK: in bit;

让它工作。 两者的区别