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我有两个进程 A 和 B，每个进程都有自己的时钟输入。

时钟频率略有不同，因此不同步。

进程 A 从 IC 中采样数据，该数据需要传递给进程 B，然后进程 B 需要将该数据写入另一个 IC。

我当前的解决方案是在进程 A 和 B 之间使用一些简单的握手信号。内存已被声明为进程 A 内的分布式 RAM（128Bytes 作为 std_logic_vector(7 downto 0) 的数组）（不是块内存）。

我正在使用 Xilinx 的 Spartan 3AN 和 ISE Webpack。

但这是正确的方法吗？

我在某处读到 Spartan 3 具有支持两个时钟的双端口块存储器，那么这会更正确吗？

我问的原因是因为我的设计行为不可预测，在这种情况下，我只是讨厌魔法。:-)

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除了非常特殊的例外情况，在两个独立时钟域之间移动数据的唯一正确方法是使用异步 FIFO（也更准确地称为多速率 FIFO）。

在几乎所有 FPGA（包括您正在使用的 Xilinx 部件）中，您都可以使用供应商创建的 FIFO——在 Xilinx 的案例中，您可以通过使用 CoreGen 工具自己生成一个 FIFO 来做到这一点。

您也可以使用双端口 RAM 和适当的握手逻辑自己构建这样的 FIFO，但与大多数事情一样，除非您有充分的理由这样做，否则您不应该自行重新发明。

您还可以考虑您的设计是否真的需要具有多个时钟域。有时这是绝对必要的，但这比大多数人刚开始相信的要少得多。例如，即使您需要以多种速率运行的逻辑，您通常也可以通过使用单个时钟和适当生成的同步时钟使能来处理这个问题。

于 2012-09-27T21:06:47.593 回答
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您正在体验的魔法很可能是因为您没有在综合中正确地约束您的设计，或者您没有正确地进行握手。你有两个选择：

  1. 先进先出

使用 wjl 所述的多速率 FIFO，这是一种非常常见的解决方案，始终有效（如果操作正确）并且在资源方面是巨大的。该解决方案的最大优点是您不必关心实际的时钟域交叉问题，并且您将获得两个域之间的最大带宽。永远不要尝试在 VHDL 中建立异步 FIFO，因为那是行不通的；即使在 VHDL 中，也有一些您根本无法正确完成的事情；使用 Xilinx 的适当生成器，我认为那是 CoreGen

  1. 握手

在两个域中为您的数据至少有两个寄存器并构建一个完整的请求/确认握手逻辑，如果您不包含它们，它将无法正常工作。通过为接收域中的握手信号添加至少两个寄存器来确保握手逻辑正确同步，否则您很可能会因为亚稳态问题而出现不可预知的行为。

于 2012-09-28T05:59:44.670 回答
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为了获得跨时钟域的“有效/确认”标志集，您可能希望查看Flancter，这是它的一个应用程序

但在一般情况下，使用双时钟 FIFO 是当务之急。编写自己的代码将是一个有趣的练习，但验证所有潜在的时钟计时案例是一场噩梦。这是我将实例化 Coregen 块的少数几个地方之一。

于 2012-09-28T11:05:37.437 回答