vhdl - 用于 VHDL 的图形/原理图生成器

Question

我有一个 VHDL 项目，它由一个顶级模块组成，其中包含以各种方式互连的其他模块（其中一些模块本身就是其他模块的容器）。

是否有一个实用程序可以生成说明模块之间关系的示意图？我不关心配置细节或架构，只关心我项目中每个模块的输入、输出和嵌套。

Answer 1

Xilinx PlanAhead 有一个非常不错的原理图查看器，您可以在实施的各个阶段（即 RTL 后分析、综合后、布局和布线后）运行它。这是它的样子：

Answer 2

nSchema，它是 SpringSoft 的Verdi的一部分（现在被 Synopsys 收购）

Answer 3

这取决于您需要对原理图做什么。

如果您只是在寻找代码的图形表示，那么您可以使用 Altera 综合工具，在那里您可以获得代码的 RTL 示意图，这非常好，但是如果您的设计中有很多层次结构，则需要很长时间是时候遍历所有的块了。您无法编辑文件，但它可以帮助您以快速简便的方式了解不同块之间的互连。

诸如 EASE 和 HDL 设计器之类的工具也可以做到这一点，但它们要花很多钱。我不确定 Aldec 是否可以做到这一点。但是所有这些程序都可以将设计导入其图形设计环境，为每个块创建符号并为您的设计创建可编辑的层次结构。Synplify HDL Analyst 也可以为您执行此操作。但我自己从未使用过它。

这是我在 TI France 工作时导入 HDL Designer 的设计示例。设计由许多块组成，这只是顶层（质量不是很好，因为我这样做只是为了快速回顾设计环境。